LPDDR2 Controller IP能支持LPDDR2的接口连接，既符合JESD209-2E和JESD209-2 F规范标准，也符合DFI 2.1或更高版本规范标准。LPDDR2 Controller IP为各类低成本设备提供了一个简单的接口，使它拥有了兼容性功能。LPDDR2控制器IP在FPGA中得到验证。LPDDR2的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或Custom协议等.
支持LPDDR2协议标准JESD209-2E和JESD209-2 F规范
符合DFI版本2.1或更高规格。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持高达32GB的设备密度
支持X32、X16和X8设备
根据规范支持所有速度等级
支持可编程写入延迟和读取延迟
支持可编程突发长度：4、8和16
支持模式寄存器/控制编程
支持NVM设备。
支持ZQ/DQ校准。
支持覆盖窗口启用/禁用。
支持写入数据掩码。
支持突发类型：顺序和交织
支持断电和深度断电功能
支持每次突发访问的自动预充电选项
支持多项未完成交易
支持使用QoS的端口内仲裁
支持2:1和4:1时钟比模式
支持CRC和ECC进行写入和读取操作
支持1:4控制器与DFI PHY频率比
支持可编程时钟频率操作
正边缘时钟，无内部三态
简单的接口允许轻松连接到微处理器/微控制器设备。
优点
向在单个站点设计的公司提供单个站点许可选项。
为在多个站点设计的公司提供多站点许可选项。
单一设计许可证允许在单个FPGA位流和ASIC中实现IP核。
无限设计，许可证允许在无限数量的FPGA比特流和ASIC设计中实现IP核。
可交付的产品
LPDDR2接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
