经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M Ethernet 以太网10G XAUI PCS IP

以太网10G XAUI PCS IP

概述和功能介绍

以太网10G XAUI PCS IP具有完备的功能,能够简单的集成到任何SoC或FPGA的开发中。以太网1G MAC IP可以在任意一种技术中实现。以太网10G XAUI PCS IP符合IEEE 802.3.2018规范中的以太网协议标准。此外,这个IP可以支持多种主机总线接口,能够方便地集成到所有设计体系结构中——AHB, AHB-Lite, APB, AXI, AXI-Lite, Tilelink, OCP, VCI, Avalon, PLB, Wishbone 或自定义协议等。以太网1G MAC IP采用Verilog语言的RTL电路设计,可以在ASIC或FPGA中实现。以太网10G MAC IP通过了FPGA验证。这个IP的交付件包括RTL代码、测试脚本和一个用于完整仿真的测试环境.

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功能描述
  • 支持IEEE 802.3.2018标准规范规定的第48条款

  • 支持每个通道上的8b/10b编码,以在传输路径中生成代码组

  • 支持每个车道上的10b/8b解码,将接收到的代码组转换为32 XGMII数据位和4 XGMII控制位

  • 支持对每个车道上的代码组进行同步,以确定代码组的边界

  • 支持将接收到的代码组从所有车道解斜到对齐模式。

  • 支持将XGMII Idle控制字符转换为(从)随机代码组序列,以实现串行车道同步、时钟速率补偿和车道对车道对齐。

  • 支持回退功能

  • 支持链路故障和错误指示

  • 支持IEEE标准802.3az节能以太网。

  • 支持可配置的管理接口(MDIO -第45条/ SOC总线)

  • 能够轻易地合成到复杂的系统中

  • 静态同步设计

  • 正边时钟,没有内部三态

  • 扫描测试准备就绪

  • 简单的接口允许方便地连接到微处理器/微控制器设备

交付件

  • 采用Verilog语言的RTL电路设计

  • Lint、CDC、综合、仿真脚本以及配套的Waiver文件

  • Lint,CDC,合成报告

  • 根据IP-XACT RDL 产生的寄存器地址列表

  • 固件代码和Linux驱动程序包

  • 详细技术手册

  • 容易使用的Verilog测试环境及Verilog语言编写的测试用例