HBM3 Controller IP能支持HBM3的接口连接，既符合JEDEC规范草案1.02版，也符合DFI 4.0或5.0版规范标准。HBM3 Controller IP为各类低成本设备提供了一个简单的接口，使它拥有了兼容性的功能。HBM3 IP在FPGA中得到验证。HBM3的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或Custom协议等.
HBM3协议标准草案JEDEC规范0.93版。
符合DFI版本4.0或5.0规范。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。
关闭页面策略
打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
根据规范支持所有HBM3命令。
支持可编程操作时钟频率。
支持突发长度为8。
支持可编程的读/写延迟计时。
支持银行分组。
支持所有接口组。
支持DRAM时钟禁用功能。
支持低功耗控制功能。
每个伪信道支持64个存储体。
支持1:2 MC与PHY频率比。
根据设备密度和信道，每个信道支持16、32或48个存储体。
每个频道支持2KB页面大小。
支持半独立的行和列命令接口。
每个堆栈最多支持16个通道。
支持WDQS到CK培训。
支持所有模式寄存器编程。
支持写入和读取的数据总线反转（DBIac）。
支持伪信道模式操作（伪信道模式的32 DQ宽度）。
支持自刷新模式。
支持2 GB至32 GB的信道密度。
支持64 DQ宽度和可选ECC引脚支持/通道。
支持ECC和错误信号。
支持写入数据屏蔽和数据选通功能。
可交付的产品
HBM3接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件IP XACT RDL生成的地址图
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
