概述和功能介绍

PCIe 2.0收发器IP支持所有的PCIe 2.0 Base应用程序。这个IP符合PIPE 3.0的标准。这个IP集成了高速混合信号电路，能够以5Gbps的速率处理PCIe 2.0流量，并反向兼容2.5Gbps的PCIe 1.0数据速度。此外，这个IP具有低功耗模式和较小的工艺尺寸。PCIe 2.0 IP可以通过同时支持TX和RX均衡化算法来解决对不同信道环境的需求.

功能描述

• 与PCIe基础规格兼容
• 完全兼容PIPE3.0接口规范
• 独立通道断电控制
• 实现了接收机均衡化的自适应-CTLE来补偿插入损失
• 支持16位/32位并行接口
• 支持PCIe gen1（2.5Gbps）和PCIe gen2（5.0Gbps）
• 支持灵活的参考时钟频率
• 在PCIe模式下支持100MHz差分参考时钟输入或输出（可选择使用SSC）
• 支持扩频时钟（SSC）的生成和接收从-5000ppm到0ppm
• 支持可编程的发射振幅和失重功能
• 支持在PCIe模式下的TX检测RX功能
• 支持信标信号的产生和检测
• 生产测试支持通过高覆盖的高速BIST和环回进行优化
• 集成模端电阻和IO垫/缓冲器
• 嵌入式一、二次ESD保护
• ESD：HBM/MM/CDM/锁存器上，电压为2000V/200V/500V/100mA
• 在UMC 40nm LP工艺中通过硅验证

交付件

• GDSII和层映射
• LEF
• Liberty库（.lib）
• Verilog行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告