SDIO设备控制器IP功能齐全，易于使用，能够轻易地集成到任何SoC或FPGA的开发中并且在生产中能够在所有工艺节点上使用。SDIO设备控制器IP符合第一部分物理层规范3.01版和SD规范E1部分SDIO 3.00版。它还可以支持多种主机总线接口，便于方便地采用到任何设计体系结构中——AHB、APB、OCP、VCI、Avalon PLB、Wishbone或自定义总线。SDIO设备控制器IP以Verilog RTL形式交付，可在ASIC或FPGA中实现，并已经在FPGA中通过了测试。这个IP的交付件包括RTL代码、测试脚本和用于完整仿真的测试环境.
符合第1部分的物理层3.01规范并且向下兼容之前的版本
符合第E1部分的SD3.00规范并且向下兼容之前的版本
支持所有的命令/响应类型
支持1位、4位、8位SD总线模式和SPI总线模式
支持CRC7检查/生成命令/响应支持CRC16检查/生成数据传输
支持默认模式和高速模式
支持SDR12、SDR25、DDR50、SDR 50和SDR104模式
支持单字节、单个块和多块传输操作
支持读写卡和只读卡
支持以下给出的不同内存容量
标准容量SD存储卡（SDSC）：高达2 GB
高容量SD存储卡（SDHC）：2 GB~32GB
扩展容量SD存储卡（SDXC）：32GB~2TB
支持交换机功能命令
支持块计数设置（CMD23）命令
支持在数据传输期间执行的直接命令
支持多种IO功能和一个内存
支持异步中断到主机控制器
支持暂停和恢复操作
支持读取等待控制操作
完全可合成
静态同步设计
正边时钟，没有内部三态
扫描测试准备就绪
简单的接口可以轻松连接到微处理器/微控制器设备上
交付件
以Verilog RTL形式交付
Lint, CDC, Synthesis Script with waiver files
Lint, CDC, Synthesis报告
IP-XACT RDL生成的地址图
固件代码和Linux驱动包
详细的技术文件
易于使用的Verilog测试环境与Verilog测试案例
