GDDR3 Controller IP能支持GDDR3的接口连接，既符合GDDR3规范标准，也符合DFI 4.0或5.0版规范标准。它为各类低成本设备提供了一个简单的接口，使它具备兼容性功能。GDDR3 IP已经在FPGA中得到了验证。GDDR3的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或Custom协议等.
支持GDDR3协议标准GDDR3规范。
符合DFI版本4.0或5.0规范。
根据规范支持所有GDDR3命令。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。
关闭页面策略
打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持可编程操作时钟频率。
支持所有类型的定时和协议违规检测。
支持所有模式寄存器编程。
支持8个银行运营。
支持数据、选通和屏蔽信号的标称和动态管芯端接（ODT）。
支持双向差分数据选通。
支持可编程突发长度：4,8。
支持可编程顺序/交织突发模式。
支持可编程CAS读取延迟。
支持可编程CAS写入延迟。
支持动态选择BC4或BL8（OTF）。
支持自刷新模式。
支持自动自刷新（ASR）。
支持写入均衡。
支持多用途寄存器。
支持写入数据屏蔽功能。
支持输出驱动器校准。
支持管芯端接（ODT）。
支持输入时钟停止和频率变化。
完全可合成
静态同步设计。
正边缘时钟，无内部三态。
扫描测试就绪。
可交付的产品
GDDR3接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
