GDDR4 Controller IP能支持GDDR4的接口连接。GDDR4 Contoller IP 既符合GDDR4Spec_rev_04规范标准也符合DFI 4.0或5.0版规范标准。它为各类低成本设备提供了一个简单的接口，使它具备兼容性功能。GDDR4 IP在FPGA中得到了验证。GDDR4的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHBLite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或自定义协议等.
GDDR4协议标准GDDR4Spec_rev_04。
符合DFI版本4.0或5.0规范。
根据规范支持所有GDDR4命令。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持可编程操作时钟频率。
支持所有类型的定时和协议违规检测。
支持所有模式寄存器编程。
支持双倍数据速率架构。
支持每字节单端读选通（RDQS）。
支持每字节单端写入选通（WDQS）。
支持四个或八个内部银行并行操作。
支持双向差分数据选通。
仅支持可编程突发长度：8。
支持用于屏蔽WRITE数据的数据掩码（DM）。
支持多路寻址。
支持每个突发访问的自动预充电选项。
支持自动刷新和自刷新模式。
支持管芯端接（ODT）。
支持驱动器和终端的可编程偏移。
支持奇偶校验和边界扫描（均为可选）。
支持输入时钟停止和频率变化。
正边缘时钟，无内部三态。
可交付的产品
GDDR4接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
