GDDR5 Controller IP能支持GDDR5的接口连接。GDDR5 Controller IP既符合JESD212C规范标准也符合DFI 4.0或5.0版规范标准。它为各类低成本设备提供了一个简单的接口，使它具备兼容性功能。GDDR5 IP在FPGA中得到了验证。GDDR5的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHBLite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或自定义协议等.
支持GDDR5协议标准JESD212C。
符合DFI版本4.0或5.0规范。
根据规范支持所有GDDR5命令。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持可编程操作时钟频率。
支持所有类型的定时和协议违规检测。
支持512MB、1GB、2GB、4GB、8GB封装引脚输出和寻址，
支持X16、X32设备模式
支持所有模式寄存器编程。
支持命令、地址和数据的单端接口。
支持双倍数据速率（DDR）数据（WCK）。
支持单数据速率（SDR）命令（CK）。
支持双倍数据速率（DDR）寻址（CK）。
支持QDR和DDR操作模式。
支持可编程突发长度：8,16。
支持可编程读取延迟和写入延迟。
支持通过地址总线写入数据屏蔽功能。
支持数据总线反转（DBI）和地址总线反转（ABI）。
支持输入/输出PLL/DLL。
支持演讲培训。
支持循环冗余检查（CRC-8）。
支持可编程CRC读取延迟和写入延迟。
支持低功耗模式。
支持自动和自刷新模式。
支持所有高速输入的管芯端接（ODT）。
可交付的产品
源代码和网表产品中提供GDDR5接口。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
