GDDR6 Controller IP 能支持GDDR6的接口连接。GDDR6 Controller IP既符合JESD250、JESD250A和JESD250B规范标准，也符合3.11版和DFI 4.0或5.0版规范标准。它为各类低成本设备提供了一个简单的接口，使它具备兼容性功能。GDDR6 Controller IP在FPGA中得到验证。GDDR6的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHBLite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或自定义协议等
支持版本3.11的GDDR6协议标准JESD250、JESD250A和JESD250B规范。
符合DFI版本4.0或5.0规范。
根据规范支持所有GDDR6命令。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持2个独立的通道，带有点对点接口，用于数据、地址和命令。
支持双倍数据速率（DDR）或四倍数据速率（QDR）数据。
支持伪信道模式操作。
支持高达32GB的设备密度。
支持X8和X16模式。
支持可编程读/写延迟。
支持银行分组和每个通道16个内部银行。
支持数据总线反转（DBI）和命令地址总线反转（CABI）。
支持通过循环冗余检查确保的读/写数据传输完整性。
支持输入/输出PLL/DLL开/关模式。
支持读/写EDC开/关模式。
支持写入数据掩码功能（单/双字节掩码）。
支持CDR的可编程EDC保持模式。
支持可编程CRC读/写延迟。
支持低功耗模式。
支持自动刷新和自刷新模式。
支持模上终止操作。
支持供应商ID1和ID2进行识别。
支持命令地址、WCK2CK、读/写训练模式。
支持IEEE.1149.1边界扫描操作。
优点
向在单个站点设计的公司提供单个站点许可选项。
为在多个站点设计的公司提供多站点许可选项。
单一设计许可证允许在单个FPGA位流和ASIC中实现IP核。
无限设计，许可证允许在无限数量的FPGA比特流和ASIC设计中实现IP核。
可交付产品
GDDR6接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
