可投入量产的 PCIe Gen 5 IP 核集成 PCS 与 PMA，单通道速率最高可达 32 Gbps，加快 SoC 集成并降低集成风险

2026 年 8 月 31 日 —— 全球半导体 IP 核及 ASIC 解决方案供应商 T2M 今日宣布，其合作伙伴采用 12FFC 工艺的经硅验证 PCI Express（PCIe）Gen 5 IP 核正式推出，进一步扩充了 T2M 可用于量产的高速接口 IP 核产品组合。

这款 PCIe Gen 5 IP 核已通过硅验证并在量产芯片中落地应用，为半导体企业提供成熟可靠的解决方案，助力其在下一代片上系统（SoC）中集成高性能 PCIe 连接能力。该 IP 核单通道数据速率覆盖 2.5 Gbps 至 32 Gbps，可满足 AI、数据中心、网络、存储、汽车及高性能计算等应用日益增长的带宽需求。

核心技术亮点

• 支持 PCIe Gen 1.0 至 Gen 5.0 版本，具备广泛的向后兼容性
• PCIe Gen 5 模式下单通道速率最高达 32 Gbps
• 支持 2.5 Gbps 至 32 Gbps 可扩展数据速率
• 每四通道为一组，支持灵活的多通道配置
• 集成 PCS 与 PMA 层，简化 SoC 落地实现
• 基于 12FFC 工艺完成硅验证
• 已在量产芯片中部署，降低适配与实现风险

集成的 PCS 与 PMA 架构为设计人员提供了高度优化的高速 PCIe 连接实现方案。该方案将关键物理层功能整合至成熟的 IP 核平台，有助于简化集成流程、缩短开发周期，并减少搭载 PCIe Gen 5 的 SoC 投入量产所需的工程投入。

统一架构支持多代 PCIe 标准，也让客户在针对不同性能与系统需求设计 SoC 时具备更高灵活性。PCIe Gen 1 至 Gen 5 的兼容能力，使设计方案既可适配成熟 PCIe 生态，又可向 32 Gbps 的 PCIe Gen 5 性能平滑迁移。

经量产验证的 IP 方案，加速 SoC 研发进程

随着 AI 加速器、处理器、网络设备、存储控制器及其他高性能 SoC 对 PCIe 带宽的需求持续提升，半导体企业需要的已不止是符合规格标准的 IP 核。成熟的硅上实现与量产落地能力，对于降低集成风险、缩短产品上市周期正变得愈发重要。

该 PCIe Gen 5 IP 核采用经量产验证的架构，兼具高速性能、向后兼容性和集成灵活性，可满足上述需求。

我们的 PCIe Gen 5 IP 核已在 12FFC 工艺完成硅验证，并已应用于量产芯片，为客户提供成熟的平台，在最大限度降低实现风险的同时，加快支持 PCIe 的 SoC 开发。

该 PCIe Gen 5 IP 核进一步完善了 T2M 持续扩展的高速接口技术产品组合，使客户能够获得面向先进半导体设计的经过验证的 IP 核及工程支持。

供货情况

采用 12FFC 工艺的 PCIe Gen 5 IP 核现已开放客户即时授权与评估。T2M 提供全程技术支持，覆盖 IP 核评估、SoC 集成、实现及量产全流程。

如需获取数据手册、技术规格、评估及授权咨询，请发送需求至：china-sales@t2m-ip.cn

关于 T2M

T2M 是全球领先的独立半导体技术专家，提供复杂半导体 IP 核、软件、已知合格芯片（KGD）及前沿技术方案，助力可穿戴设备、物联网、通信、存储、服务器、网络、电视、机顶盒及卫星 SoC 的加速研发。