概述和功能介绍

SAE J1850接口与SENT SAE J1850同步串行接口完全兼容，并符合SAE J1850-2015规范。这个IP提供了一个简单的接口，适用于广泛的低成本设备。SAE J1850接口IP已经在FPGA环境中进行了验证。SAE J1850接口IP接口可以支持多种协议，如AMBA APB、AMBA AHB、AMBA AXI、VCI、OCP、Avalon、PLB、Tilelink, Wishbone或自定义协议。SAE J1850 IP支持Verilog和VHDL语言。

功能描述

• 符合SAE J1850-2015规范要求

• 完整的SAE J1850功能

• 支持类型0、1、2、3帧格式

• 根据规格支持硬件CRC

• 支持多字节的传输和接收

• 支持帧传输后的IRQ

• 同时支持VPW和PWM总线符号

• 支持中断符号生成

• 支持碰撞检测

• 符号定时调整的专用寄存器

• 完全可合成

• 静态同步设计

• 正边时钟，没有内部三态

• 扫描测试准备就绪

• 简单的接口允许方便地连接到微处理器/微控制器设备

交付件

文档包含用户指南和发布说明。

• SAE J1850接口IP可以以RTL源代码或者网表文件交付

• 源代码以Verilog语言编写并交付，也可以以提供VHDL，SystemC语言交付

• 易用的Verilog测试环境及配套Verilog测试用例

• Lint、CDC、综合、仿真脚本以及配套的Waiver文件

• 根据IP-XACT RDL生成的地址映射

• 固件代码和Linux驱动程序包