经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M TAE320

TAE320

概述和功能介绍

一款 32 位 RISC-V 嵌入式功能安全处理器。基于 TGE320 开发,新增奇偶校验/错误校正码(Parity/ECC)及
栈指针监控器(SPM)模块,符合 ASIL-B 功能安全标
 
 
 

功能描述
  • 指令集架构(ISA):RISC-V 32 位 IMAC(B)(F)(P)  工作模式(Modes):机器模式(Machine-mode)、用户模式(User-mode)
  • 安全性能(Security):支持 Smepmp 安全扩展;物理内存保护单元(PMP)区域可配置 0 至 16 个(可
  • 选)
  • 流水线结构(Pipeline):3 级流水线
  • 紧密集成内存(TIM):含 TIM0 与 TIM1,容量可配置 0KB 至 128MB,可选配错误校正码(ECC)功能
  •  一级指令缓存(L1 I$):容量可配置 4KB 至 128KB,可选配奇偶校验/错误校正码(Parity/ECC)功能
  • 一级数据缓存(L1 D$):容量可配置 4KB 至 128KB,可选配奇偶校验/错误校正码(Parity/ECC)功能
  • 中断(Interrupt):核心本地中断控制器(CLIC),支持 496 路中断请求及不可屏蔽中断(NMI)
  • 调试(Debug):
    • 调试模块:支持 JTAG/cJTAG 调试
    • 跟踪(Trace):跟踪模块支持 RISC-V Nexus Trace 标准
  • 总线接口(Bus Interface):
    • 指令缓存端口(ICache Port):32 位 AHB-Lite(高级高性能精简总线)主接口
    • 数据缓存端口(Dcache Port):32 位 AHB-Lite 主接口
    • 外设端口(Peripheral Port):32 位 AHB-Lite 主接口
    • 前端端口(Front Port):32 位 AHB-Lite 从接口
  • CoreMark 性能:4.45 CoreMarks/MHz
  • Dhrystone-Legla 性能:1.74 DMIPS/MHz

 

应用场景

  • 工业领域
  • 消费电子领域
  • 汽车领域等

交付内容

  • IP 包
    • 可综合 RISC-V CPU IP 核
    • 含测试案例演示的仿真环境
    • IP 用户手册/集成手册/仿真手册/功能安全手册(如支持)
 
  • FPGA 开发板支持包
    • FPGA 开发板
    • 用户手册
    • 线上技术支持
    • 线下技术支持
 
  • 集成开发环境(IDE)包
    • 集成开发环境(支持 Windows + Linux 双系统版本)
    • 用户指南
    • 预编译工具套件
    • 预构建项目演示案例
    • 自动化调试与跟踪流程
 
  • 工具链包
    • 基于 GCC13/GCC14 的工具链
    • 编译器、汇编器、链接器
    • QEMU 模拟器
    • GDB 调试器
    • 基础库文件
 
  • 开发套件(SDK)
    • 32 位 IP 专用 MCU 开发套件(含 EMSIS 标准支持、RTOS 支持、RTOS 中断嵌套支持等)
    • 64 位 IP 专用 Linux 开发套件(支持 Linux 操作系统)