概述和功能介绍
一款 32 位 RISC-V 嵌入式功能安全处理器。基于 TGE320 开发,新增奇偶校验/错误校正码(Parity/ECC)及
栈指针监控器(SPM)模块,符合 ASIL-B 功能安全标
功能描述
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指令集架构(ISA):RISC-V 32 位 IMAC(B)(F)(P) 工作模式(Modes):机器模式(Machine-mode)、用户模式(User-mode)
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安全性能(Security):支持 Smepmp 安全扩展;物理内存保护单元(PMP)区域可配置 0 至 16 个(可
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选)
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流水线结构(Pipeline):3 级流水线
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紧密集成内存(TIM):含 TIM0 与 TIM1,容量可配置 0KB 至 128MB,可选配错误校正码(ECC)功能
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一级指令缓存(L1 I$):容量可配置 4KB 至 128KB,可选配奇偶校验/错误校正码(Parity/ECC)功能
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一级数据缓存(L1 D$):容量可配置 4KB 至 128KB,可选配奇偶校验/错误校正码(Parity/ECC)功能
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中断(Interrupt):核心本地中断控制器(CLIC),支持 496 路中断请求及不可屏蔽中断(NMI)
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调试(Debug):
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调试模块:支持 JTAG/cJTAG 调试
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跟踪(Trace):跟踪模块支持 RISC-V Nexus Trace 标准
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总线接口(Bus Interface):
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指令缓存端口(ICache Port):32 位 AHB-Lite(高级高性能精简总线)主接口
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数据缓存端口(Dcache Port):32 位 AHB-Lite 主接口
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外设端口(Peripheral Port):32 位 AHB-Lite 主接口
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前端端口(Front Port):32 位 AHB-Lite 从接口
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CoreMark 性能:4.45 CoreMarks/MHz
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Dhrystone-Legla 性能:1.74 DMIPS/MHz
交付内容
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IP 包
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可综合 RISC-V CPU IP 核
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含测试案例演示的仿真环境
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IP 用户手册/集成手册/仿真手册/功能安全手册(如支持)
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FPGA 开发板支持包
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FPGA 开发板
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用户手册
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线上技术支持
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线下技术支持
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集成开发环境(IDE)包
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集成开发环境(支持 Windows + Linux 双系统版本)
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用户指南
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预编译工具套件
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预构建项目演示案例
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自动化调试与跟踪流程
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工具链包
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基于 GCC13/GCC14 的工具链
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编译器、汇编器、链接器
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QEMU 模拟器
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GDB 调试器
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基础库文件
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开发套件(SDK)
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32 位 IP 专用 MCU 开发套件(含 EMSIS 标准支持、RTOS 支持、RTOS 中断嵌套支持等)
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64 位 IP 专用 Linux 开发套件(支持 Linux 操作系统)