概述和功能介绍
一款高性能 32 位 RISC-V 嵌入式级 CPU IP 核。基于 TAE500 单核开发，构建 DCLS 功能安全架构，支持拆 分/锁定模式（Split/Lock mode）。符合 ISO-26262 汽车安全标准，支持 ASIL-D 汽车安全认证。
调试工具：提供波形调试工具，方便用户直观洞察 CPU 内部关键信号
功能描述
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指令集架构（ISA）：RV32 IMAC(B)(FDZfh)(P)_Zicsr_Zifencei_Zicbom_(Zicond)_Zilsd 工作模式（Modes）：机器模式（Machine-Mode）、监管者模式（Supervisor-Mode，可选）、用户模式
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（User-Mode）
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流水线结构（Pipeline）：6 级顺序超标量流水线，集成分支预测器（BP）
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浮点运算单元（FPU）：可选配浮点运算单元（FPU），支持半精度、单精度及双精度浮点运算
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数字信号处理单元（DSP）：可选配数字信号处理单元（DSP），支持 SIMD（单指令多数据）指令，兼
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容完整 RV32P 扩展
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安全性能（Security）：
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支持 Smepmp 安全扩展；可选配物理内存保护单元（PMP），保护区域可配置 0 至 16 个
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可选配监管者模式物理内存保护单元（SPMP），保护区域可配置 0 至 16 个
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支持 PPMA（可编程物理内存属性）检查
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一级指令缓存（L1 I$）：容量可配置 4KB 至 128KB，2 路组相联，64B 缓存行，可选配错误校正码
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（ECC）功能
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一级数据缓存（L1 D$）：容量可配置 4KB 至 128KB，4 路组相联，64B 缓存行，可选配错误校正码
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（ECC）功能
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指令紧密集成内存（ITIM）：可选配，容量可配置 0KB 至 16MB，可选配错误校正码（ECC）功能
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数据紧密集成内存（DTIM）：可选配，容量可配置 0KB 至 16MB，可选配错误校正码（ECC）功能
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中断（Interrupt）：
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支持核心本地中断控制器（CLIC），每核最多支持 1008 路快速中断
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支持平台级中断控制器（PLIC），最多支持 1024 个外部中断源
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支持可恢复不可屏蔽中断（NMI）
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调试（Debug）：
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调试模块支持 JTAG/cJTAG 接口，具备 SBA（系统总线访问）功能
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触发模块最多支持 16 个硬件断点
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支持可视化工具（Sight）功能，可洞察核心信号辅助调试
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跟踪（Trace）：可选配跟踪模块，支持 RISC-V N-Trace 标准
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总线接口（Bus Interface）：1 个 128 位只读 AXI 主接口（用于 Flash XIP）、1 个 128 位 AXI 主接口、1 个
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32 位 AXI 主接口、1 个 128 位 AXI 从接口及 1 个 64 位 AXI 主接口
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CoreMark 性能：5.81 CoreMarks/MHz
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Dhrystone-Legla 性能：2.83 DMIPS/MHz
应用场景
交付内容
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IP 包
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可综合 RISC-V CPU IP 核
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含测试案例演示的仿真环境
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IP 用户手册/集成手册/仿真手册/功能安全手册（如支持）
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FPGA 开发板支持包
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FPGA 开发板
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用户手册
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线上技术支持
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线下技术支持
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集成开发环境（IDE）包
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集成开发环境（支持 Windows + Linux 双系统版本）
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用户指南
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预编译工具套件
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预构建项目演示案例
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自动化调试与跟踪流程
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工具链包
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基于 GCC13/GCC14 的工具链
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编译器、汇编器、链接器
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QEMU 模拟器
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GDB 调试器
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基础库文件
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开发套件（SDK）
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32 位 IP 专用 MCU 开发套件（含 EMSIS 标准支持、RTOS 支持、RTOS 中断嵌套支持等）
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64 位 IP 专用 Linux 开发套件（支持 Linux 操作系统）
